Троичный триггер «ТТДЛ-22» (TTBL-22)

Назначение

Создание троичных логических элементов (регистров, сумматоров и т.п.) на базе двоичных логических элементов.

Имеет 2 логических входа — 2 выхода.

Состоит из 2-х элементов «2И», 2-х «НЕ» и 2-х «2ИЛИ».

Логическая схема:

Логическая схема троичного триггера ТТДЛ-22 (TTBL-22) на двоичной элементной базе

Принцип работы:

  1. Схема имеет 3 устойчивых состояния выхода Q+Q-(0,0), Q+Q-(1,0), Q+Q-(0,1)
  2. Установка состояний выходов осуществляется следующим образом:
    1. при S+S(1,0) выходы устанавливаются в состояние Q+Q-(1,0), при этом если перевести S+ в 0, то выходы останутся в неизменном состоянии Q+Q-(1,0);
    2. при S+S(0,1) выходы устанавливаются в состояние Q+Q-(0,1), при этом если перевести S- в 0, то выходы останутся в неизменном состоянии Q+Q-(0,1);
    3. при S+S(1,1) выходы устанавливаются в состояние Q+Q-(0,0), при этом если перевести S+ в 0 и S- в 0, то выходы останутся в неизменном состоянии Q+Q-(0,0);

Достоинства:

  • Троичный триггер реализуется на базе существующих двоичных логических элементов
  • Простая интеграция с двоичными устройствами
  • Экономная реализация: 1 троичный разряд состоит из 2-х двоичных разрядов.

Недостатки:

  • Большее количество логических элементов чем в 2-х двоичных RS триггерах
  • Требуется 2 канала для 1 троичного разряда

Троичный триггер «ТТДЛ-3С2» (TTBL-3R2)

Назначение

Создание троичных логических элементов (регистров, сумматоров и т.п.) на базе двоичных логических элементов.

Имеет 2 логических входа, управляющий вход (сброс) и 2 выхода.

Состоит из 4-х элементов «2И», 3-х «НЕ» и 2-х «2ИЛИ».

Логическая схема:

Логическая схема троичного триггера ТТДЛ-3С2 (TTBL-3R2) на двоичной элементной базе

Принцип работы:

  1. Схема имеет 3 устойчивых состояния выхода Q+Q-(0,0), Q+Q-(1,0), Q+Q-(0,1)
  2. Установка состояний выходов осуществляется следующим образом:
    1. при S+S-R(1,0,0) выходы устанавливаются в состояние Q+Q-(1,0), при этом если перевести S+ в 0, то выходы останутся в неизменном состоянии Q+Q-(1,0);
    2. при S+S-R(0,1,0) выходы устанавливаются в состояние Q+Q-(0,1), при этом если перевести S- в 0, то выходы останутся в неизменном состоянии Q+Q-(0,1);
    3. при S+S-R(1,1,0) выходы устанавливаются в состояние Q+Q-(0,0), при этом если перевести S+ в 0 и S- в 0, то выходы останутся в неизменном состоянии Q+Q-(0,0);
    4. при S+S-R(0,0,1) выходы устанавливаются в состояние Q+Q-(0,0), при этом если перевести R в 0, то выходы останутся в неизменном состоянии Q+Q-(0,0)

Достоинства:

  • Троичный триггер реализуется на базе существующих двоичных логических элементов
  • Простая интеграция с двоичными устройствами
  • Экономная реализация: 1 троичный разряд состоит из 2-х двоичных разрядов.

Недостатки:

  • Большее количество логических элементов чем в 2-х двоичных RS триггерах
  • Требуется 2 канала для 1 троичного разряда

Аналоги:

Имеются и другие вариации построения триггеров с 3-мя устойчивыми состояниями на базе двоичных логических элементов. Например, для упрощения обратных связей используют 3 канала, каждый из которых обеспечивает 1 логическое состояние. Например, первый канал — это логическая 1, 2-ой — логический 0 и 3-канал — логическая -1.

Такая схема может состоять из меньшего количества логических двоичных элементов. Однако, следует иметь ввиду, что по остальным параметрам она уступает приведённым 2-х канальным схемам. Так вместо 2-х каналов используется 3, что ухудшает интеграцию с существующими двоичными элементами. Но более важно то, что устройства построенные по 3-х канальной схеме будут иметь в 1,5 раза больше выходов чем при использовании 2-х канальной схемы.

В качестве иллюстрации вышесказанного рассмотрим шину адресов. В современных компьютерах она достигла значения 36 разрядов, что позволяет адресовать 2^36 ячеек. При реализации одного троичного разряда двумя двоичными (1 трит = 2 бита), при шине адресов в 64 бита, получаем возможность адресовать 3^18 ячеек (шина 18 троичных разрядов), если же реализация сделана, так, что один троичный разряд формируется тремя двоичными, получим адресное пространство 3^12 (шина 12 троичных разрядов, где каждый состоит из 3 двоичных). Как видно, уже с переходом к троичной реализации по два двоичных разряда, адресное пространство уменьшилось в 177 раз, если же реализация сделана ввиде трёх двоичных разрядов на трит, то адресное пространство уменьшается в 129308 раз.

На наш взгляд, в современной схемотехнике (особенно учитывая степень интеграции) намного важнее минимальное количество каналов на логический разряд, чем количество элементов требуемых для его реализации.

При реализации троичных устройств на базе двоичных логических элементов, максимальное количество каналов (количество двоичных разрядов) на один троичный разряд должно быть равно двум или меньше (1 трит ≤ 2 бита).